近日，清華大學(xué)姚期智院士代表中國Chiplet產(chǎn)業(yè)聯(lián)盟，聯(lián)合國內(nèi)外IP廠商、國內(nèi)領(lǐng)先封裝廠商、國內(nèi)領(lǐng)先系統(tǒng)與應(yīng)用廠商共同發(fā)布了《芯?；ヂ?lián)接口標(biāo)準(zhǔn)》- Advanced Cost-driven Chiplet Interface（ACC），該標(biāo)準(zhǔn)由交叉信息核心技術(shù)研究院牽頭，中國Chiplet產(chǎn)業(yè)聯(lián)盟共同起草。目前該標(biāo)準(zhǔn)涉及相關(guān)的團(tuán)體標(biāo)準(zhǔn)、行業(yè)標(biāo)準(zhǔn)在申請(qǐng)中。
標(biāo)準(zhǔn)發(fā)布背景
隨著摩爾定律逐漸逼近物理及商業(yè)極限，基于Chiplet的芯片設(shè)計(jì)理念逐漸成為后摩爾時(shí)代行業(yè)發(fā)展趨勢。2020年9月，在西安硬科技大會(huì)上，中國Chiplet產(chǎn)業(yè)聯(lián)盟（China ChipLet League （CCLL））啟動(dòng)成立，旨在于以國家產(chǎn)業(yè)政策為導(dǎo)向，以市場為驅(qū)動(dòng)，以企業(yè)為主體，搭建產(chǎn)業(yè)生態(tài)合作平臺(tái)，共同制定Chiplet 互聯(lián)標(biāo)準(zhǔn)，共建 Chiplet 技術(shù)開放平臺(tái)，構(gòu)建我國蓬勃發(fā)展的 Chiplet 產(chǎn)業(yè)生態(tài)。
國內(nèi)的半導(dǎo)體產(chǎn)業(yè)尚處于發(fā)展期，尤其在當(dāng)今國際形勢下亦將長期處于追趕階段，產(chǎn)業(yè)鏈各環(huán)節(jié)上與國際領(lǐng)先技術(shù)水平相比仍有一定差距。在晶圓制造環(huán)節(jié)：受各方面因素限制，國內(nèi)晶圓廠短期內(nèi)難以實(shí)現(xiàn)14nm及以下先進(jìn)工藝節(jié)點(diǎn)的大規(guī)模量產(chǎn)，尤其在高性能計(jì)算領(lǐng)域所需的大面積芯片整體良率仍處于較低水平，當(dāng)前趨勢下甚至需考慮通過工藝回撤實(shí)現(xiàn)成本可控的商業(yè)路徑。在封裝測試環(huán)節(jié)：國內(nèi)傳統(tǒng)封裝技術(shù)相對(duì)成熟，在2.5D先進(jìn)封裝技術(shù)等方面亦取得了一定成果，但作為關(guān)鍵材料的ABF基板尚需依賴海外供應(yīng)鏈，國內(nèi)基板層數(shù)方面相對(duì)落后，在系統(tǒng)級(jí)較為重視的連接密度、線寬線距、通孔過孔盲孔工藝和毛刺控制方面與一線國際水平相比還有差距。
在上述產(chǎn)業(yè)背景下，國內(nèi)Chiplet產(chǎn)業(yè)化亦面臨諸多落地困難：如在接口方面：目前國內(nèi)研發(fā)重點(diǎn)主要集中在低速接口標(biāo)準(zhǔn)（如UCIe），時(shí)延性能較好但對(duì)先進(jìn)封裝及載板等要求較高，且封裝成本較高，商業(yè)化存在難度；而高速接口核心技術(shù)把握在海外IP廠商，在國內(nèi)亦缺乏有效需求和產(chǎn)品定義。在芯粒產(chǎn)品方面：目前國內(nèi)芯粒產(chǎn)品較為有限，盡管有眾多企業(yè)已在IP芯?；?、接口芯?；确矫婕哟笸度氩⒅鸩疆a(chǎn)品化，但由于Chiplet缺乏標(biāo)準(zhǔn)化測試及集成流程，而下游產(chǎn)業(yè)各場景方的需求又較為多元化，目前尚未形成商業(yè)可行的Chiplet產(chǎn)品方向。
我們認(rèn)為，當(dāng)前形勢及環(huán)境下，國內(nèi)半導(dǎo)體產(chǎn)業(yè)在Chiplet上要有所突破，所面臨的挑戰(zhàn)和機(jī)遇在于：如何在現(xiàn)有相對(duì)落后的制造工藝、尚在發(fā)展中的先進(jìn)封裝技術(shù)以及相關(guān)核心材料供應(yīng)鏈的基礎(chǔ)上，做出滿足性能預(yù)期且成本可控的產(chǎn)品，使得Chiplet真正具有商業(yè)可行性。而在此背景下，中國Chiplet產(chǎn)業(yè)的發(fā)展需要上下游共同建立產(chǎn)業(yè)生態(tài)，以下游需求帶動(dòng)上游資源投入，以量產(chǎn)的規(guī)模經(jīng)濟(jì)換取成本優(yōu)勢，最終形成良性發(fā)展循環(huán)。
基于上述目標(biāo)，并立足于國內(nèi)供應(yīng)鏈成熟程度的現(xiàn)狀，中國Chiplet產(chǎn)業(yè)聯(lián)盟聯(lián)合國內(nèi)系統(tǒng)、IP、封裝廠商一起，制定了《芯?；ヂ?lián)接口標(biāo)準(zhǔn)》ACC1.0，該標(biāo)準(zhǔn)為高速串口標(biāo)準(zhǔn)，著重基于國內(nèi)封裝及基板供應(yīng)鏈進(jìn)行優(yōu)化，以成本可控及商業(yè)合理性為核心導(dǎo)向。目前該標(biāo)準(zhǔn)涉及相關(guān)的團(tuán)體標(biāo)準(zhǔn)、行業(yè)標(biāo)準(zhǔn)在申請(qǐng)中。
與國際相關(guān)標(biāo)準(zhǔn)的融合
2022年Intel、AMD、臺(tái)積電等全球十大相關(guān)企業(yè)巨頭成立了UCIe聯(lián)盟，提供了高至32G帶寬的芯?；ヂ?lián)標(biāo)準(zhǔn)，適用于2.5D以及3D先進(jìn)封裝（如Intel EMIB、臺(tái)積電CoWoS等等）。而中國Chiplet產(chǎn)業(yè)聯(lián)盟本次發(fā)布的《芯粒互聯(lián)接口標(biāo)準(zhǔn)》ACC為32G以上帶寬的高速串口標(biāo)準(zhǔn)，側(cè)重于針對(duì)國產(chǎn)基板及封裝供應(yīng)鏈體系的優(yōu)化和適用性，以及成本可控。
兩者的適用性區(qū)別主要在于面向的行業(yè)領(lǐng)域以及最終用戶場景可接受的成本結(jié)構(gòu)：在追求超高性能計(jì)算的領(lǐng)域，盡管UCIe所需采用的先進(jìn)封裝量產(chǎn)成本可能占到芯片總成本的60%~70%甚至更高，但以小面積芯粒互聯(lián)的方式可有效解決先進(jìn)工藝制程下大面積芯片良率痛點(diǎn)，在出貨量較大的情況下具有較高的商業(yè)價(jià)值。而在成本較為敏感、出貨量規(guī)模有限、供應(yīng)鏈能力偏弱、保供要求較高的諸多下游領(lǐng)域，采用ACC標(biāo)準(zhǔn)更加能夠滿足商業(yè)可行性的需求。
總體而言，中國Chiplet產(chǎn)業(yè)鏈以及最終Chiplet產(chǎn)品必須要融合并參與到全球競爭，因此在標(biāo)準(zhǔn)適用性方面還應(yīng)當(dāng)海納百川，允許標(biāo)準(zhǔn)間相互競爭、兼容、融合。目前由于UCIe并未定義32GHz以上頻點(diǎn)的標(biāo)準(zhǔn)，ACC也并未定義32GHz以下頻點(diǎn)的標(biāo)準(zhǔn)，兩者實(shí)現(xiàn)在32GHz頻點(diǎn)上的兼容。
ACC標(biāo)準(zhǔn)適用場景
從技術(shù)層面，ACC標(biāo)準(zhǔn)作為高速串口標(biāo)準(zhǔn)，適用于固定的、可提前預(yù)知的數(shù)據(jù)流結(jié)構(gòu)多Die封裝。若可提前預(yù)知數(shù)據(jù)流結(jié)構(gòu)，便可以提前進(jìn)行數(shù)據(jù)搬運(yùn)。數(shù)據(jù)對(duì)帶寬敏感，對(duì)延遲敏感的要求，可通過數(shù)據(jù)預(yù)讀取、編譯進(jìn)行優(yōu)化。
如上所述，從應(yīng)用領(lǐng)域來看，ACC標(biāo)準(zhǔn)更加適用于各類異構(gòu)計(jì)算場景，如各類AI加速產(chǎn)品、GPU、FPGA、多核CPU Die內(nèi)已經(jīng)互聯(lián)后與其他異構(gòu)模塊交互等。對(duì)多個(gè)單核CPU互聯(lián)中數(shù)據(jù)流不可預(yù)知的Coherence交互場景，ACC標(biāo)準(zhǔn)的延遲對(duì)整體性能影響較大。
產(chǎn)業(yè)生態(tài)構(gòu)建及商業(yè)化路徑
當(dāng)前國內(nèi)外主流半導(dǎo)體巨頭均有根據(jù)自身產(chǎn)品需求所采用的內(nèi)部互聯(lián)標(biāo)準(zhǔn)，但均未對(duì)外授權(quán)開放使用，中國Chiplet產(chǎn)業(yè)聯(lián)盟發(fā)布的ACC標(biāo)準(zhǔn)就是要順應(yīng)行業(yè)發(fā)展潮流，以商業(yè)落地為主要目標(biāo)，通過差異化的技術(shù)優(yōu)勢以及極具吸引力的授權(quán)價(jià)格，最終取得市場廣泛使用及推廣。
有別于UCIe基于全球供應(yīng)鏈及先進(jìn)封裝，ACC標(biāo)準(zhǔn)基于國產(chǎn)基板及封裝能力在接口層面進(jìn)行優(yōu)化，并且以成本可控作為主要切入點(diǎn)。ACC標(biāo)準(zhǔn)在聯(lián)盟內(nèi)部已經(jīng)推動(dòng)了相關(guān)企業(yè)進(jìn)行研發(fā)，相關(guān)企業(yè)近期將陸續(xù)推出基于ACC標(biāo)準(zhǔn)的相應(yīng)接口產(chǎn)品，并以此推動(dòng)基于Chiplet的異構(gòu)集成相關(guān)方案，以解決國內(nèi)大算力需求SoC市場普遍存在的開發(fā)周期長、風(fēng)險(xiǎn)大、迭代慢、投入大等痛點(diǎn)。
在此共建標(biāo)準(zhǔn)的基礎(chǔ)上，行業(yè)內(nèi)各半導(dǎo)體設(shè)計(jì)公司可聯(lián)合行業(yè)頭部客戶群，以項(xiàng)目為抓手，進(jìn)一步共建項(xiàng)目以豐富Chiplet芯粒庫，推動(dòng)Chiplet方案在各商業(yè)場景應(yīng)用，從而真正實(shí)現(xiàn)國產(chǎn)Chiplet方案的加速落地。
標(biāo)準(zhǔn)細(xì)節(jié)
標(biāo)準(zhǔn)定義思路：
嚴(yán)控成本為第一優(yōu)化目標(biāo)，采用高速Serdes為接口，提高單線性能以拉平接口損耗
超低誤碼率，采用出錯(cuò)重傳機(jī)制，而非FEC糾錯(cuò)模塊，以減少端口延遲
全國產(chǎn)工藝封裝提取參數(shù)，針對(duì)MicroBump間距、線寬線距、打孔毛刺情況等針對(duì)性優(yōu)化
以關(guān)鍵領(lǐng)域的實(shí)際項(xiàng)目為抓手，接口上耦合系統(tǒng)、下耦合封裝進(jìn)行聯(lián)合優(yōu)化
標(biāo)準(zhǔn)技術(shù)特點(diǎn)：
高速率：PHY支持8Lane*32-128Gbps傳輸率，Controller支持8Lane*32/64/128Gbps
低延遲：端到端延遲<50ns（DieA的AXI總線到DieB的AXI總線延遲）
低誤碼：誤碼率小于10的負(fù)15次方
高可靠：IP控制器的鏈路層，支持CRC和出錯(cuò)重傳，滿足無差錯(cuò)傳輸需求
兼容廣：IP和系統(tǒng)的接口（協(xié)議層）當(dāng)前支持AXI4。同時(shí)支持協(xié)議層用戶自定制，用戶可以開發(fā)自己的協(xié)議層，以對(duì)接不同的需求（例如對(duì)于Virtual Channel的支持）。
易使用：控制器采用采用狀態(tài)機(jī)設(shè)計(jì)，自動(dòng)完成建鏈初始化工作，僅需軟件配置啟動(dòng)建鏈?zhǔn)鼓?/p>
可測試：支持3種環(huán)回模式，支持Die內(nèi)環(huán)回和Die間環(huán)回測試
可配置：可通過SPI接口，對(duì)IP內(nèi)部的寄存器進(jìn)行配置
低成本：支持2D和2.5D封裝。對(duì)國產(chǎn)基板情況做了針對(duì)性優(yōu)化，成本更低，產(chǎn)能更充足穩(wěn)定
DFT：內(nèi)置DFT邏輯，預(yù)留DFT接口
面積?。?4/12nm工藝下，8通道接口面積為2.13平方毫米
管腳少：采用高速串行SerDes傳輸，Signal Pad數(shù)量為32（差分?jǐn)?shù)據(jù)傳輸）+6=38個(gè)，對(duì)規(guī)模小的die更加友好
考慮基板層數(shù)少的情況下布線難度，支持收發(fā)端通道不對(duì)齊，甚至多通道全交叉
自帶眼圖分析工具，考慮到高速高采樣頻率的信號(hào)分析儀（示波器）國際管制禁運(yùn)，自帶眼圖打印功能
